搜索资源列表
rom_des.zip
- DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。
DES.zip
- DES 加密算法的实现，使用硬件描述语言VHDL编写
CMI
- 一个用VHDL编写的一个cmi解码编码程序。可以对数据进行编码技术。加密。-a VHDL prepared a cmi decoder coding process. The data can coding techniques. Encryption.
aldec41
- VHDL把图片移动到星号密码上密码的原形就看到啦.zip] - 程序里有一个张图片.把图片移动到星号密码上,密码的原形就看到啦 [QQ 2005贺岁版登录口令加密算法及其源代码.rar] - QQ 2005贺岁版登录口令加密算法及其源代码,请大家指教 [各cracked软件的安装方法.rar] - 各种开发用常用软件的破解安装方法 非常值得收藏的好东西-VHDL Pictures moved to the asterisk password on the password will
aes_8bit
- VHDL实现128bitAES加密算法 LOW AREA节约成本的实现 DATA FLOW为8bits
des
- DES加密VHDL源代码,包括速度优先与面积优先两种设计
aes_encryption
- aes加密算法的VHDL代码实现，在FPGA芯片上调试过
FPGA-UART
- 用FPGA器件实现UART核心功能的一种方法 串行外设都会用到RS232-C异步串行接口，传统上采用专用的集成电路即UART实现，如TI、EXAR、EPIC的550、452等系列，但是我们一般不需要使用完整的UART的功能，而且对于多串口的设备或需要加密通讯的场合使用UART也不是最合适的。如果设计上用到了FPGA/CPLD器件，那么就可以将所需要的UART功能集成到FPGA内部，本人最近在用XILINX的XCS30做一个设计的时候，就使用VHDL将UADT的核心功能集成了，从而使整个设计更
3des_vhdl
- 3重DES（3DES）加密算法的问答及其VHDL实现。
BasicRSA
- RSA加密算法的VHDL实现，通过实际FPGA验证。
mos_des
- 这是一个用VHDL语言实现了DES加密功能的程序，由于DES加密的模式，解密时需把密要倒置
VHDL_AES_ZigBee
- 用VHDL实现的ZigBee模块控制算法以及AES加密算法，用于Xilinx的FPGA!-With the realization of VHDL ZigBee module control algorithm and AES encryption algorithms for Xilinx FPGA!
vgatutorial13
- 这个主要是用VHDL语言来实现从xilinxFPGA中的RBOM中读取一幅图像，并通过VGA口显示出来，同时还有加密的功能，按不同的按键可以实现图像颜色转换。-The VHDL language is mainly used in the RBOM from a xilinxFPGA to read an image, and displayed through the VGA port, as well as the function of encryption, the keys can b
topic
- DES加密算法的VHDL和VERILOG源程序- Xilinx开源共享61EDA代码工厂-DES encryption algorithm of VHDL and VERILOG source code- Xilinx factory open source code sharing 61EDA
des
- des解密加密的verilog源代码其中包含有测试源代码，仿真结果图-verilog des decrypt encrypted source code which includes testing the source code, Simulation results
des1
- 从万方数据库中下的介绍des加密以及解密的两片文章，是用FPGA实现的,pdf格式.希望对理解des加密以及解密的原理有所帮助。 -From the descr iption of the database under the des encryption and decryption of the two articles is the use of FPGA implementation, pdf format. Hope to understand the principles of
DES
- 主要是一个DES加密程序，用VHDL语言进行开发实现-no
aes_core.tar
- 基于FPGA平台的256为AES加密IP核-FPGA-based platform for the AES encryption IP core 256
AES
- 详细描述了AES加密算法的过程及S盒变换，用VHDL语言描述，通俗易懂-AES encryption algorithm is described in detail the process and transform S box, with the VHDL language to describe, easy to understand
10419729vhdl对数
- 进行对数运算的IP核，可以计算以2，10，e为底的对数，最高可输入24bit宽度的数据。 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。(The IP kernel that performs logarithmic operations can compute data at the base of 2, 10, and E, with the highest input 24bit width. Written in AHDL language, can